| 디지털 문맹자가 안되려면? | |||||
| 작성자 | 김** | 작성일 | 2015-07-11 | 조회수 | 779 |
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제목: 디지털 문맹자가 안 되려면?
학생 여러분 계절학기 잘 끝냈습니까?
부산대학교 반도체 설계교육센터에서는 “Verilog을 이용한 디지털 시스템 설계” 강좌를 다음 주 화요일(7.21)부터 목요일(7.23)까지 개설합니다.
지금은 Digital Logic과 system 설계는 Verilog 언어로 하고 있습니다. 따라서 Verilog 언어를 모르면 디지털 시스템 개발회사(삼성전자, LG전자, SK하이닉스, Fabless 기업)에 취업하기도 어렵고 취업 하였다고 하더라도 회사업무를 제대로 해내기가 어렵습니다. IT 계열 학생은 Verilog 언어는 C언어와 함께 필수적으로 익혀야 합니다. 익히지 않으면 디지털 문맹자가 됩니다.
논리회로를 수강한 2학년 학생부터 수강이 가능하니 많이 수강하기 바랍니다. Verilog 언어를 모르는 학생은 선행학습의 기회로 Verilog 언어를 약간 아는 학생은 확실하게 이해하여 현업에 투입되어 바로 사용할 수 있는 능력을 키우는 계기로 활용하기 바랍니다.
강의 내용과 수강신청 방법은 첨부파일을 참고하기 바랍니다.
※ 수강료: 10,000원 ※ 접수마감: 7월19일 오후 6시까지 입금자순으로 등록 마감 ※ 문의는 아래로 하기 바랍니다. - 전화 : 051-510-2828 - 이메일 : idec@pusan.ac.kr ※ 수강등록 방법은 첨부 파일을 참고 하기바랍니다.
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